欧美日韩一区三区,亚洲精选一区二区,中文av一区二区,欧美精品久久一区二区

　　2．1 基本框圖

　　在現有led顯示屏發送卡的基礎上，這里設計了一種無外接存儲體的led顯示屏發送卡，如圖1

 

圖1 led顯示屏發送卡原理圖

　　該發送卡由DVI模塊、FPGA控制器、兩路千兆網輸出模塊構成。DVl解碼芯片將解碼得到的數據和控制信號傳給FPGA控制器，FPGA通過內部的RAM 進行緩存，并做了更換時鐘域和位寬變換的操作，然后將處理后的數據通過千兆網輸出。對分辨率1280×1024，刷新頻率為60Hz的實時視頻源，這里采用垂直分區的方法，即將滿屏數據平均分成兩路千兆網輸出，每一路千兆傳輸640X 1024，如圖2所示。

 

圖2視頻數據分區圖

　　2．2 實現方法

　　由圖1的基本框圖看出，該發送卡的設計除了搭建好硬件平臺外，最重要的是FPGA控制器內部程序的設計。發送卡的FPGA控制器內部原理框圖如圖3所示。

 

圖3 FPGA控制器的內部原理框圖

　　FPGA控制器的內部邏輯包括數據輸入模塊、雙口RAM 及其控制模塊、24bit轉8bit模塊、千兆網輸出模塊。數據輸入模塊將輸入的DVI信號(包括數據、時鐘、使能、行場同步信號)分配給后端的RAM 和RAM 控制模塊，并控制著整個系統的同步；RAM控制模塊控制RAM 的讀寫操作，尤其是對開始寫、寫停、開始讀、讀停這4個狀態的控制：從RAM 輸出的數據經過并串轉換后傳輸給千兆網輸出模塊，千兆網輸出模塊則按照一定的網絡格式將接收到的數據進行打包輸出 。圖2提到的將數據分區發送，該方法能夠將滿屏數據平均分成兩路千兆網輸出。以下就以垂直分區的方法分析其數據流向、時鐘變化和傳輸時間差。對于一路千兆網數據而言，采用1個雙口RAM設計，RAM 的深度設置為640，輸入和輸出字長均設置為24bit，讀寫時鐘和使能分別獨立，如圖4所示。

圖4一路千兆網數據傳輸的雙口RAM 配置

　　其中，數據輸入和寫時鐘分別為DVI解碼芯片解碼后的24bit圖像數據DVI-DATA [23：0]和時鐘WRAM_CLK，讀RAM 的時鐘為千兆網時鐘RMll-CLK (125M) 三分頻后得到的時鐘RRAM-CLK(41.66MHz)，這樣，后端再通過一個24bit轉8bit模塊即可將數據進行實時傳輸。

圖5 24bit轉8bit模塊

　　如圖5所示，通過RRAM-CLK(41.66MHz)時鐘從RAM 中讀出一個像素的數據，然后再通過3個RMIl-CLK(125M)傳輸給千兆網，即做了一個實時的并串轉化。如此流水操作下去，當從RAM 中讀完640個像素時，千兆網控制模塊將停止讀RAM操作，等待下一行數據的到來。當DVI解碼后的下一行數據一旦往RAM 中存儲的時候(至少已經往其中存儲了1個像素)，千兆網控制模塊又開始從RAM 中讀取數據，如此循環，直到第1024行數據的640個像素數據被傳輸完。

　　在這里，實時傳輸具有如下特點：(1)往RAM中存數據和從RAM 中取數據同時進行；(2)存RAM 的速度快，讀RAM 的速度慢；(3)對寫RAM操作，先把規定的數據存完，用時為t ，然后進入等待階段 (t=t1-t2為行周期)；對讀RAM 操作，把存好數通過 的時間傳輸出去，必須滿足t3<t。

　　標準的分辨率1280 X 1024，刷新頻率為60Hz的行時鐘為64KHz，周期為t=15.625微秒；而從RAM 中讀完半行像素(640個)數據的時間是：t3=(1/41.66MHz)X640=15.36微秒。顯然，在一個行周期里，只往外傳出半行的數據，傳輸時間差t-t3=265ns>0，且該時間差滿足千兆網傳輸所必需數據包間隔。由于寫RAM 的時鐘(108MHz)比讀RAM 的時鐘(41.66MHz)快得多，所以在寫RAM 的同時可以對RAM 進行讀操作(至少已經往RAM 存儲了1個像素)，邊寫邊讀，實現了視頻數據的實時傳輸。同理，另外一路的千兆網設計與此相同。